Laporan Akhir 1

[Menuju Akhir]

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian 

5.Video Praktikum

6. Analisa dan Pembahasan

7. Link Download

Laporan Akhir 1

(Percobaan 1 JK Flip Flop dan D Flip Flop)

1. Jurnal [Kembali]

2. Alat Dan Bahan [Kembali]

a. Panel DL 2203C

b. Panel DL 2203D

c. Panel DL 2203S

d. Jumper

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja [Kembali]

    Gambar rangkaian di atas menggunakan rangkaian J-K flip flop dan D flip flop. J-K flip-flop merupakan pengembangan dari R-S Flip Flop. 

Pada rangkaian J-K flip flop di sebelah kanan, kaki R terhubung ke B0 yang bernilai 0, kaki S dihubungkan ke B1 yang bernilai 1, kaki J dengan B2 yang tidak peduli inputannya, clk dihubungkan dengan B3 (don't care) yang juga dapat diganti dengan dengan clock, dan kaki K terhadap B4 yang inputnya 0. Hal pertama yang perlu diperhatikan adalah posisi clock. Dikarenakan dalam posisi aktif low, maka ia hanya akan aktif pada inputan bernilai 0. Input yang bernilai 0 adalah input dari kaki R, dan membuat R menjadi aktif. R-S Flip-Flop akan aktif karena R-S Flip-Flop bekerja pada aktif low dan mengakibatkan J dan K tidak aktif, maka apapun input J dan K tidak akan mempengaruhi output rangkaian, sesuai pada tabel kebenaran, disaat kaki reset aktif, maka akan menghasilkan output pada kaki Q berlogika 0 dan pada kaki Q’ berlogika 1.

Pada sebelah kiri yang menggunakan rangkaian D flip flop, terdapat kaki D yang dihubungkan dengan B5 (don't care), dan clock yang dihubungkan dengan B6. Output yang dihasilkan ialah output reset, dikarenakan kaki R yang terhubung dengan B0 = 0 dan kaki S terhubung dengan B1 = 1. Seperti yang sudah diketahui bahwa rangkaian hanya aktif jika dalam kondisi low (berinput 0) dan menyebabkan input pada D tidak akan memengaruhi output, dan menghasilkan output reset (Q=0, Q’=1)

5. Video Percobaan [Kembali]

6. Analisa dan Pembahasan [Kembali]

 

1.1 Apa yang terjadi pada rangkaian jika B0 & B1 sama sama diberi logika 0

Pembahasan:

Input 0 pada B0 dan B1 menyebabkan input pada kaki R dan S di kedua flip flop (JK Flip flop & D Hip flop) bernilai 0 dan membuat rangkaian bersifat aktif low (akan aktif saat diberi masukan 0), menerima kedua input tersebut sehingga beroutput Q=1 dan Q'=1. Kondisi ini merupakan kondisi terlarang dimana keadaannya tidak stabil, dikarenakan kedua output seharusnya mempunyai nilai yang berkebalikan, dan dapat merusak rangkaian 

1.2 Apa yang terjadi pada rangkaian jika B3 diputuskan 

Pembahasan:

Pada rangkaian, B3 dihubungkan dengan clock. Apabila B3 tidak terhubung, maka input clock JK yang berfungsi dalam merespon perubahan output pada rangkaian tidak ada. Namun, nilai JK flip flop disini dipengaruhi oleh input R&S, sesuai dengan sifat inputnya (aktif low) dan menyebabkan output hanya bergantung kepada RS. Dan D flip flop juga tidak berpengaruh dikarenakan memiliki input clock tersendiri.

1.3 Jelaskan mengenai kondisi toggle, kondisi not change & kondisi terlarang pada flip flop 

Pembahasan:

Toggle : keadaan dimana nilai output berubah-ubah terus menerus/keluaran berganti-ganti saat diberi clock

Not change : kondisi saat flip flop mempertahankan kondisi sebelumnya / output yang dihasilkan tidak mengalami perubahan

Larangan : Kondisi ketika kedua output flip flop (Q&Q') bernilai sama (1) disaat kedua output seharusnya berkebalikan

7. Link Download [Kembali]

• Download rangkaian simulasi Klik Disini 
• Download video simulasi Klik Disini 
• Download HTML Klik Disini 
• Download datasheet JK flip flop Klik Disini 
• Download datasheet D flip flop Klik Disini 
• Download datasheet SW SPDT Klik Disini 
• Download datasheet LED Klik Disini

[Menuju Awal]