Laporan Akhir 1

Hana



Laporan Akhir 1
(Percobaan 1 Shift Register)

1. Jurnal [Kembali]


2. Alat Dan Bahan [Kembali]
a. Panel DL 2203C
b. Panel DL 2203D
c. Panel DL 2203S
d. Jumper


3. Rangkaian Simulasi [Kembali]



4. Prinsip Kerja [Kembali]
    Pada percobaan ini, rangkaian dirangkai pada modul de lorenzo, dengan menggunakan 4 buah flip flop. Nantinya pada rangkaian, untuk nilai B0 sampai B6 akan divariasikan. Prosesnya secara umum akan terjadi sistem kerja serial dan paralel yang dimana pada rangkaian akan terjadi penggeseran pada sistem serial yang bergantian, maupun secara serempak pada sistem paralel. Terjadinya proses input dan output logika pada rangkaian ini juga berarti bahwa proses terjadinya shift register ini dapat menyimpan memori sementara pada masukan menuju keluaran bit ke-4 dari dearah lingkup keluaran 4 bit.
    Setelah dilakukan percobaan, maka didaptkan hasil output pada masing-masing kondisi pada jurnal, untuk kondisi 1 bersifat SISO, karena input dan outputnya mengalami pergeseran serta masuk dan keluar satu persatu. Kondisi 2 bersifat SIPO, karena data masuk secara bergantian, dan keluar secara serentak. Kondisi 3 bersifat PISO, karena data masuk secara serentak, dan keluar secara bergantian. Dan kondisi 4 bersifat PIPO, karena input dan outputnya masuk dan keluar secara bersamaan (serentak).

5. Video Percobaan [Kembali]



6. Analisa dan Pembahasan [Kembali]
 
1. Analisa output yang dihasilkan tiap tiap kondisi! 
      Pembahasan:
  • Kondisi 1
B3-B6 = 0 
B0 = 1 (Kaki R pada flip flop bersifat aktif low, input diberi logika 1 agar R tidak aktif) 
B2 = 1 
B1 = x (sebagai switch untuk memvariasikan data inputan) 
Pada kondisi ini, data masuk dan terjadi pergeseran data satu per satu (H4-H7) dan dikeluarkan juga satu persatu . Dari prinsip kerja yang berlaku, dapat disimpulkan bahwa rangkaian ini termasuk Shift Register jenis SISO, dimana inputannya masuk satu per satu, dan data juga dikeluarkan satu per satu.
  • Kondisi 2
B3-B6 = 0 
B0 = 1 (Kaki R pada flip flop bersifat aktif low, input diberi logika 1 agar R tidak aktif)
B2 = ↓
B1 = x (sebagai switch untuk memvariasikan data input)
Data diinputkan satu per satu (bergantian). Lalu data dikirim secara serentak seluruhnya yang ditandai dengan bergesernya switch B2 (1 ke 0), menyebabkan kaki inputan dari gerbang AND yang terhubung dengan B2 berlogika 0, dan output dari gerbang AND akan selalu berlogika 0 walaupun clock berubah, sehingga kaki CLK pada flipflop tidak akan tertrigger, dan mengakibatkan output tidak akan berubah. Hal ini sesuai dengan konsep SIPO, dimana terdapat 1 jalur masuk dan 4 jalur keluaran (sesuai dengan jumlah flip flop penyusunnya) yang datanya dikirim secara serentak.
  • Kondisi 3
B3-B6 = x (sebagai switch untuk memvariasikan data input)
B0 dan B2 = 1 (Kaki R pada flip flop bersifat aktif low, input diberi logika 1 agar R tidak aktif)
B1 = 0 
Data diinputkan serentak (ditandai dengan divariasikannya input B3-B6), kemudian output yang dihasilkan dikeluarkan bergantian (satu per satu) dengan trigger CLK. Peristiwa tersebut sesuai dengan konsep shift register bersifat PISO, dimana jumlah jalur masuk sesuai dengan jumlah flip flop penyusunnya (masuk secara paralel) dan 1 jalur keluar (serial).
  • Kondisi 4
B3-B6 = x (sebagai switch untuk memvariasikan data input)
B0 = 1 (Kaki R pada flip flop bersifat aktif low, input diberi logika 1 agar R tidak aktif)
B2 dan B1 = 0
Dengan memvariasikan input B3-B6, semua data diinputkan secara serentak. Data juga akan terkirim secara serentak, disebabkan oleh B2 yang diberi input 0, sedangkan B2 terhubung pada salah satu kaki inputan gerbang AND, sehingga output dari gerbang AND selalu bernilai 0 walaupun clock berubah. Maka kaki CLK pada flip flop tidak akan tertrigger mengakibatkan output tidak akan berubah. Hal ini sesuai dengan shift register bersifat PIPO, jalur masuk dan keluar sesuai dengan jumlah flip flop penyusunnya, dimana data diinputkan dan dikeluarkan secara serentak.

2. Jika gerbang AND pada rangkaian di hapus, sumber clock dihubungkan langsung ke flip flop, bandingkan output yang didapatkan!

      Pembahasan: 
Gerbang AND memiliki dua input yaitu sinyal clock dan salah satunya dihubungkan ke switch. Jika switch berlogika 1, maka output AND berlogika clock, dan saat switch berlogika 0 maka output AND berlogika 0, sesuai prinsip perkalian. Bila gerbang AND dihapus, maka kaki CLK pada flip flop akan secara konstan menerima masukan bergantian antara 0 dan 1, sehingga flip flop akan terus tertrigger dan hanya dapat menerapkan prinsip SISO, karena Paralel Input dan Paralel Output tidak bisa dilakukan.

7. Link Download [Kembali]
Hana

Diposting oleh Hana

Posting Komentar

0 Komentar